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X

Mcal版本2.3.0 CddI2c_SyncModeTransfer缺少设置中断使能和I2C_Lld_MasterIRQHandler中断处理问题
关注中忽略中已定时已固定已锁定已移动已解决 YTM32B1M系列
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J

MCAL后续版本还未发布
W

IAR使用I-jet调试失败
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尚无回复
A

LPTMR时钟源IPC
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X

IPC是用来选择外设模块的时钟源，改变slow bus和IPC没直接关系，只有当外设被配置成slow bus才会有影响
B

运途提供的LIN 和 CAN 协议栈，是否可以直接用于车规ECU的开发？能否通过相关测试？
关注中忽略中已定时已固定已锁定已移动 Discussion & Question
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X

我司提供的协议栈主要用于芯片功能验证、客户前期开发适配及方案参考，属于 Demo / Reference 性质交付内容，并非针对特定整车厂测试规范完成完整认证的量产级协议栈产品。由于不同车厂的测试规范、测试用例、边界条件、诊断需求、网络管理策略及项目配置存在差异，最终是否满足相关车厂测试要求，需结合贵司具体项目需求、整车厂测试规范、系统配置及集成环境进行验证确认。
H

eTMR定时器时钟源使用的是FOSC，但fast bus clock的配置更改影响eTMR定时器PWM通道的输出频率
关注中忽略中已定时已固定已锁定已移动已解决 YTM32B1H系列
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X

image.png 如果外部晶振是16M的话，总线时钟至少要大于32M。同理外部晶振是40M的话，总线时钟至少要大于80M，因此当你分频为50M时，ETMR是没法正常工作的
S

BOOT流程及注意事项
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C

ICU PORT程序不进中断
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can_wakeup_demo.zip
这个是can唤醒的demo你可以看一下
C

同一个物理引脚在不同时间段切换CAN和GPIO工作模式
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K

您可以尝试用 ESR1[RX] 这个寄存器去判断 CAN 总线上是否有报文。休眠前 while 循环获取 ESR1[RX]，如果出现 ESR1[RX] 为 1 情况就代表总线上有 CAN 报文，然后退出休眠逻辑，只有在一段时间内循环获取 ESR1[RX] 都为 0 的时候，表示 CAN 总线上无报文，可以执行休眠逻辑
G

YTM32B1MC03 UDS LIN FBL公版操作指南
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RuiXu 好的明白了，感谢🌷 🌷
L

编译代码的时候，出现一直build的情况，请问是啥原因？
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X

建议先这样处理：

检查 VS Code 当前 CMake build 目录是不是指到了旧路径 d:/code_temp/YT_Config/build。
删除旧的 build 目录后重新配置 CMake。
确认 Windows 系统时间正确。
如果工程是拷贝来的，最好清理所有生成目录，只保留源码重新生成。
钟

NorFlash读取出错
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移植sdk里的freertos到mcal工程后测试发现系统节拍是2ms不是1ms 请问在哪看呢？
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L

image.png配置看起来时钟没问题，请问能看看不？

image.png
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CAN0_ORed_0_15_MB_IRQHandler 开始可以进中断，运行一段时间后无法进入中断
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I

目前看是的，上位机发送了 81 帧数据，中断捕获到 66 帧。
发送的数据（7E0 是上位机发送的， 7E8是应答帧ID）
(2026-05-14 20:53:22.530227) can0 7E0 [8] 07 22 F1 83 00 00 00 00 (2026-05-14 20:53:22.570401) can0 7E8 [8] 03 7F 22 13 DD DD DD DD (2026-05-14 20:53:23.030705) can0 7E0 [8] 07 10 03 00 00 00 00 00 (2026-05-14 20:53:23.066405) can0 7E8 [8] 03 7F 10 13 DD DD DD DD (2026-05-14 20:53:23.531122) can0 7E0 [8] 07 31 01 FF 00 00 00 00 (2026-05-14 20:53:23.564497) can0 7E8 [8] 05 71 01 FF 00 00 DD DD (2026-05-14 20:53:24.031394) can0 7E0 [8] 10 0D 34 00 44 00 00 12 (2026-05-14 20:53:24.049339) can0 7E8 [8] 30 00 05 DD DD DD DD DD (2026-05-14 20:53:24.055262) can0 7E0 [8] 21 00 01 02 10 20 55 55 (2026-05-14 20:53:24.088437) can0 7E8 [8] 03 7F 34 13 DD DD DD DD (2026-05-14 20:53:24.555837) can0 7E0 [8] 10 82 36 01 5A 5A 5A 5A (2026-05-14 20:53:24.573369) can0 7E8 [8] 30 00 05 DD DD DD DD DD (2026-05-14 20:53:24.579158) can0 7E0 [8] 21 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.584215) can0 7E0 [8] 22 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.589314) can0 7E0 [8] 23 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.594439) can0 7E0 [8] 24 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.599515) can0 7E0 [8] 25 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.604606) can0 7E0 [8] 26 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.609807) can0 7E0 [8] 27 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.614935) can0 7E0 [8] 28 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.620212) can0 7E0 [8] 29 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.625215) can0 7E0 [8] 2A 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.630339) can0 7E0 [8] 2B 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.635438) can0 7E0 [8] 2C 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.640516) can0 7E0 [8] 2D 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.645693) can0 7E0 [8] 2E 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.650782) can0 7E0 [8] 2F 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.655882) can0 7E0 [8] 20 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.661008) can0 7E0 [8] 21 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.666140) can0 7E0 [8] 22 5A 5A 5A 5A 5A CC CC (2026-05-14 20:53:24.666532) can0 7E0 [8] 10 82 36 02 5A 5A 5A 5A (2026-05-14 20:53:24.715354) can0 7E8 [8] 30 00 05 DD DD DD DD DD (2026-05-14 20:53:24.721383) can0 7E0 [8] 21 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.726391) can0 7E0 [8] 22 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.731598) can0 7E0 [8] 23 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.736658) can0 7E0 [8] 24 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.741830) can0 7E0 [8] 25 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.747034) can0 7E0 [8] 26 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.752157) can0 7E0 [8] 27 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.757265) can0 7E0 [8] 28 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.762441) can0 7E0 [8] 29 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.767555) can0 7E0 [8] 2A 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.772628) can0 7E0 [8] 2B 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.777830) can0 7E0 [8] 2C 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.782912) can0 7E0 [8] 2D 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.787963) can0 7E0 [8] 2E 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.792999) can0 7E0 [8] 2F 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.798085) can0 7E0 [8] 20 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.803159) can0 7E0 [8] 21 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.808211) can0 7E0 [8] 22 5A 5A 5A 5A 5A CC CC (2026-05-14 20:53:24.808436) can0 7E0 [8] 10 82 36 03 5A 5A 5A 5A (2026-05-14 20:53:24.879268) can0 7E8 [8] 30 00 05 DD DD DD DD DD (2026-05-14 20:53:24.885241) can0 7E0 [8] 21 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.890366) can0 7E0 [8] 22 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.895466) can0 7E0 [8] 23 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.900611) can0 7E0 [8] 24 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.905733) can0 7E0 [8] 25 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.910808) can0 7E0 [8] 26 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.915906) can0 7E0 [8] 27 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.921033) can0 7E0 [8] 28 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.926059) can0 7E0 [8] 29 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.931134) can0 7E0 [8] 2A 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.936194) can0 7E0 [8] 2B 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.941263) can0 7E0 [8] 2C 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.946392) can0 7E0 [8] 2D 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.951492) can0 7E0 [8] 2E 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.956558) can0 7E0 [8] 2F 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.961683) can0 7E0 [8] 20 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.966729) can0 7E0 [8] 21 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:24.971900) can0 7E0 [8] 22 5A 5A 5A 5A 5A CC CC (2026-05-14 20:53:24.972134) can0 7E0 [8] 10 82 36 04 5A 5A 5A 5A (2026-05-14 20:53:25.018368) can0 7E8 [8] 30 00 05 DD DD DD DD DD (2026-05-14 20:53:25.024217) can0 7E0 [8] 21 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.029293) can0 7E0 [8] 22 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.034366) can0 7E0 [8] 23 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.039442) can0 7E0 [8] 24 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.044610) can0 7E0 [8] 25 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.049684) can0 7E0 [8] 26 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.054759) can0 7E0 [8] 27 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.059888) can0 7E0 [8] 28 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.064988) can0 7E0 [8] 29 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.070162) can0 7E0 [8] 2A 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.075268) can0 7E0 [8] 2B 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.080343) can0 7E0 [8] 2C 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.085415) can0 7E0 [8] 2D 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.090515) can0 7E0 [8] 2E 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.095610) can0 7E0 [8] 2F 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.100907) can0 7E0 [8] 20 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.106085) can0 7E0 [8] 21 5A 5A 5A 5A 5A 5A 5A (2026-05-14 20:53:25.111340) can0 7E0 [8] 22 5A 5A 5A 5A 5A CC CC
gdb 端调试全局变量写入帧长度
(gdb) p gs_can0_uds.windex $2 = 66 'B' (gdb) p gs_can0_uds.rindex $3 = 66 'B' (gdb)
C

YT-Link配置给BOOT预留了80K的空间,APP生成的HEX越界了
关注中忽略中已定时已固定已锁定已移动已解决 YTM32B1M系列 yt-link
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Frankie 在 YT-Link配置给BOOT预留了80K的空间,APP生成的HEX越界了中说：

那应该是有其他section，检查一下你其他BSW的memmap文件。

您好，想问一下Block1的结束地址到Block2之间有7K的空间没有使用，为啥会直接放到0x3ffff之后？这和BSW有啥关系吗？没有单独去定义其他的section,用的是默认的YT-Link配置，唯一修改的地方就是起始地址改成0x14000
D

如何获取can状态，是否BusOff
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jiankang_wang 短接后还是没有跳入busoff分支。代码这样写可以吗，我放在10ms的周期任务里
P

Fls_Erase进入MemManageFault
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houjun_xiao 好的，解决了
K

SPI单线模式
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D

image.png
可以通过这个寄存器位控制SIN和SOUT的输入输出，全双工和半双工模式。
YCT的SPI demo里有单线模式的demo
D

可以用J-Flash擦除吗
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dym 能连上jlink就可以，F4，erase chip
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给MCU的ADC信号，如果过压了，是否支持钳位保护？
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所有端口都有钳位的。
当然R27002可以起到限流作用，建议增加转专门的限流电阻。
f14d4284-a514-4703-95a3-6858ca80a52d-image.png
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SPI时钟线连续输出
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补充确认一下：这个方案是可行的。ME0 的 SPI SVD 里，SPIx->CTRL 提供 TXDMAEN/RXDMAEN，发送 FIFO 低于 watermark 或 buffer empty 时可以触发 TX DMA，接收 FIFO 高于 watermark 或 buffer full 时可以触发 RX DMA。因此要保持 SCK 连续，关键是让下一段 DMA 在 TX FIFO 消耗完之前重新装载/启动。

使用时建议注意：
发送块长度尽量放大，减少 DMA 完成中断频率。 DMA 完成回调里只做源/目的地址、TriggerCount 和 StartChannel 等最少操作，避免日志、复杂判断或耗时调用。 40 MHz 功能时钟下做 10 MHz SPI 时钟是合理的；如果实测仍有空隙，可以优先调大单次传输长度或降低 FIFO watermark，确认 DMA 重装载时间小于 FIFO 剩余数据发送时间。需要收发环回时，SIN/SOUT 短接的方式可以用于验证 RX DMA 是否同步搬运。