YTM32B1HA0 FlexCAN Legacy Rx FIFO DMA 开启 D-Cache 时的 Cache 维护时序确认

[gaoSheng]

芯片型号：YTM32B1HA0x
SDK版本：1.4.0
应用场景：FlexCAN Legacy Rx FIFO + DMA，Cortex-M7 D-Cache开启

问题现象：

FlexCAN Legacy Rx FIFO通过DMA接收报文后，SDK会解析ID、DLC，
并对Data执行字节序转换。

如果应用在FLEXCAN_EVENT_DMA_COMPLETE回调中对接收缓冲区执行
SCB_InvalidateDCache_by_Addr()，偶发出现每4字节反转的现象。

例如：

期望数据：
00 11 04 00 00 00 2D 0C

异常数据：
00 04 11 00 0C 2D 00 00

目前分析认为，DMA直接写SRAM，而CPU通过D-Cache访问缓冲区。
SDK完成ID/DLC解析和字节序转换后，应用再次Invalidate，
可能会丢弃CPU在Cache中完成但尚未回写SRAM的修改，
导致后续重新读到DMA写入的原始格式。

计划将Cache维护放到SDK的DMA所有权切换位置，时序如下：

CleanInvalidate接收缓冲区
-> 配置并启动DMA
-> DMA完成
-> 停止DMA通道或确认DMA不再访问缓冲区
-> Invalidate接收缓冲区
-> SDK读取CS/ID/Data
-> 解析ID和DLC
-> 执行Data字节序转换
-> 触发用户回调

SCB_CleanInvalidateDCache_by_Addr(rxBuffer, 16U);
DMA_DRV_StartChannel(channel);

/* DMA完成回调 */
DMA_DRV_StopChannel(channel);
SCB_InvalidateDCache_by_Addr(rxBuffer, 16U);

ParseIdAndDlc(rxBuffer);
SwapDataByteOrder(rxBuffer);
UserCallback(rxBuffer);

应用回调中不再对rxBuffer执行Cache操作，并且先处理或复制当前报文，
最后再重新调用FLEXCAN_DRV_RxFifo()挂接下一次DMA接收。

typedef struct ALIGNED(32)
{
uint32_t cs;
uint32_t msgId;
uint8_t data[64];
uint8_t dataLen;
} flexcan_msgbuff_t;

想请确认以下问题：

1. 上述CleanInvalidate -> DMA -> Invalidate -> SDK解析 -> 用户回调
   的Cache维护顺序是否合理？

2. DMA完成后，Invalidate是否必须放在SDK第一次读取CS、ID和Data之前？

3. 用户回调中是否不应再次Invalidate当前接收缓冲区？

4. Legacy Rx FIFO的Cache维护长度使用16字节是否合适？

[Frankie]

通常DMA和CPU交互的RAM建议设置为NO-CACHE区域。

---

DMA 传输完成，CPU 访问这片区域前，invald cache 一次就够了

[gaoSheng]

Frankie 感谢大佬的回复，请问当前Invalidate的位置是合理的吗（在DMA_DRV_StopChannel的后面，且Legacy Rx FIFO的Cache维护长度是16字节）

[Frankie]

1. 不确定代码结构，加到CPU第一次访问这个RAM区域前。
2. 没问题。