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HA0芯片使用SPI+DMA进行数据发送时，在最后一个时钟SCK的下降沿，为什么SOUT会被拉高，有没有什么办法可以让SOUT在SCK的最后一个下降沿保持最后一个数据bit的电平状态？
看一下这个寄存器的值
上图是波形，下图是配置，可以从中看出在SCK的最后一个下降沿，SOUT还是被拉高了，是什么原因
把你画红框里面的true改成false
还是一样的效果，没有变化
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看一下这个寄存器的值
