ME0_IO配置为IIC导致上升沿较长

[Harlan]

测试发现：IIC的SDA和SCL管脚电平变化时，上升沿时间较长，约500ns，下降沿无类似情况，如下图：

将该IO配置为输出做电平翻转测试，未发现类似情况，如下图：

测试管脚：PA2、PA3

疑问：此现象是否正常？若不正常，如何改善？

[major]

不是的，iic输出1是将io配置为高阻态，然后通过外部上拉电阻上拉到高电平的，并不是直接输出高电平，低电平则是直接驱动0，所以下降沿正常。和gpio的推挽输出高电平不同，iic要调整上升沿只能修改外部电阻大小

[Frankie]

检查下上拉电阻的阻值，上拉越小，上升越快，但是动态功耗会变高。

[Harlan]

外围硬件是一样的，用Demo板测试的，软件配置不同。您是说配置为GPIO和IIC，内置上下拉阻值会不同吗？

[major]

不是的，iic输出1是将io配置为高阻态，然后通过外部上拉电阻上拉到高电平的，并不是直接输出高电平，低电平则是直接驱动0，所以下降沿正常。和gpio的推挽输出高电平不同，iic要调整上升沿只能修改外部电阻大小

[Harlan]

复用为IIC，有办法关掉IO的高阻态状态吗？我尝试把GPIO初始化为上拉状态，测试到上升沿一样的

[major]

没有办法，只能改小电阻，开内部上拉会并联一个上拉，会有一点效果，但是改善应该不明显，

[Harlan]

测试把IIC管脚外围电路上拉电阻换小（由4.7K换为1K），上升沿持续时间依旧接近500ns，与之前4.7K情况类似。

问题1：IIC的该情况会有什么隐患吗？比如高低温环境是否会加剧？
问题2：我们IIC最大支持400K波特率，SCL高电平持续时间仅1250ns，500ns上升沿是否会影响通讯的可靠性？

[Frankie]

试下去掉上拉电阻，不配芯片内部上拉，看看通信的时候是不是全低电平。

[Harlan]

Frankie 去掉外部上拉，关掉内部上拉，测试得：通讯时SDA和SCL是全低电平

[Frankie]

说明开漏电路没问题，还是要检测一下硬件。

[Harlan]

可以提供一下检测硬件的思路吗？我上面测试的外部上拉用4.7K和1K的上升沿时间相同的情况，合理不？

[Frankie]

上升，本质上是一个RC充电，R越小充电电流越大，但是还是要看C，可以测一下对地电容。

[major]

实际测试4.7K上拉上升时间是270ns，注意测试要用高速示波器，避免示波器本身带宽不够或者探头本身电容影响。

[Harlan]

major 大概率是示波器问题，我刚刚又换用500Ω，测出来的也是500ns左右，我就纳了闷了。。

[Harlan]

Frankie SDA和SCL对地电容不是很稳定，测了几次容值都是在5nf以内

[Harlan]

排查软件，发现operatingMode配置会影响测试情况


该配置如果选用I2C_STANDARD_MODE，外部上拉用4.7K、1K、500Ω，上升沿时间都接近500ns；
该配置如果选用I2C_FAST_MODE，外部上拉用4.7K，上升沿时间约1500ns

外部上拉用1K，上升沿时间约500ns

外部上拉用500Ω，上升沿时间约200ns

（测试结果附加示波器影响，实际情况应该更好）