SPI出现SCLK被异常拉低现象

[Harlan]

现象：在MCAL应用SPI时发现：①CS选择由GPIO模拟、②SCK空闲电平为高电平、③SCK脚外挂上拉时，SPI初始化完成后发第一帧数据时，SCK会出现一个意料之外的低电平。

问题：如果不对第一包数据进行特别处理，SPI从机可能会将该低电平识别为时钟开始，从而导致数据出错。

解决方法：在每次SPI初始化完成时发一个无效数据（CS拉高），之后便可正常进行SPI通讯。

[Harlan]

zxx123 就是你理解的这个意思

[Frank]

MCAL中 CS选择由GPIO模拟功能, 没有实现（该配置项不起作用）。这个现象在IP 控制片选时也会出现，但是SCK的意外下降沿脉冲是在CS激活之前触发的不影响通信。如果使用GPIO代替片选，需要使用该workaround进行规避。

[zxx123]

Harlan 博主，目前我调试SPI时也出现了这个问题，就是您这个解决方案没看明白，可以说详细点吗？
我的理解是：那个异常拉低的CLK无法消除，那么在发送一包数据的时候，规定第一字节的数据发送无效的数据，有效数据从第二字节开始。(感觉理解不太对)

[Harlan]

zxx123 就是你理解的这个意思