GPIO配置位ADC采样模式时，为什么IO的电平会是高电平？急！！！

[Xgq]

通过软件配置的IO口，初始化时低电平的，

[Xgq]

我将电路的连接断开，IO没有连接任何电路，测出来时高电平

[quanfeng]

通过 SDK 软件代码可以看到只有 mux 为 PCTRL_MUX_AS_GPIO 的情况下才会去配置 IO 的输入输出方向，并且还要满足 IO 为输出的情况下，软件才会配置 IO 的输出电平。我们可以先确定是否是 MCU 上电 PTC15 就拉高，还是执行 IO 初始（PINS_DRV_Init）后 PTC15 电平会拉高，从确定是从软件上去排查还是从硬件上去排查

[Xgq]

quanfeng 那为什么通过寄存器设置后没有效果？

[quanfeng]

Xgq 不建议直接写 PCOR 寄存器

1. PTC15 在 MUX 为 ADC mode 的情况下写 PCOR 寄存器也没法控制 IO 输出 低电平。
2. 若外部存在强上拉的情况，即使 IO 出低电平也可能会被外部拉到高电平。
3. 您是将电路的哪一个部分断开，R21 这颗电阻吗，SAMP_CURR_AD 是 PTC15 吗，SAMP_CURR_AD 只与 SAMP_CURR_DC 通过 R21 连接吗？方便用万用表量一下 R21 电阻SAMP_CURR_AD 端是否与电源短路。

[Xgq]

quanfeng 是PTC15，没有短路和上拉情况，加上电阻R21后，采样时可以的，但由于IO是高电平，所以R21上会有电压差，IO什么也没有外接，有个3v电压

[quanfeng]

Xgq 方便发一下您 YCT 部分 ADC 配置的截图吗，IO 配置为 AD 口的情况，您将 R21 电阻接上后，适当降低 ADC 的采样频率，应该采集的值误差会小很多。
Fadc_smp = Fadc_func_clk_div / (resolution +sample + 2)
Fadc_smp = ADC 采用频率、Fadc_func_clk_div = ADC 实际工作时钟、resolution = ADC 精度、sample = 采样时间

[Xgq]

quanfeng
采的是准的，只是目前由于IO的高电平，不能接R21,不然会有压差，配置位ADC模式时，IO不应该时模拟浮空状态吗？

[Diga]

ADC转换序列中，ch13 的上一个采样通道是哪一个，电压是多少，驱动能力怎么样

[Xgq]

上一个是通道15，是采的是低电平，一样的配置，在模拟输入的模式下，驱动能力还有作用吗？